EDA技術與Verilog設計（簡體書）

本書系統介紹EDA與FPGA設計技術，主要內容包括EDA設計流程與典型設計工具、FPGA／CPLD器件、Verilog硬件描述語言等。本書以Quartus Ⅱ、Synplify Pro／Synplify軟件為平臺，以Verilog-1995和Verilog-2001為語言標準，以可綜合的設計為重點，以大量經過驗證的數字設計實例為依據，系統地闡述了EDA設計方法與設計技術，深入討論了設計優化的問題。
本書的特點是：著眼于實用，緊密聯系教學實際，實例豐富。全書深入淺出，概念清晰，語言流暢。本書可作為電子、通信、信息、測控、電路與系統等專業高年級本科生和研究生的教學用書，也可供從事電路設計和系統開發的工程技術人員閱讀參考。

第1章　EDA技術概述
　1.1　EDA技術及其發展
　1.2　Top-down設計與IP核設計
1.2.1　Top-down設計
1.2.2、Bottom-up設計
1.2.3　IP復用技術與SOC
　1.3　EDA設計的流程
1.3.1輸入
1.3.2綜合
1.3.3適配
1.3.4仿真
1.3.5編程
　1.4　常用的EDA軟件工具
　1.5　EDA技術的發展趨勢
　習題
第2章　PLD器件
　2.1　概述
　2.2　PLD的分類
2.2.1　按集成度分類
2.2.2　按編程特點分類
2.2.3　按結構特點分類
　2.3　PLD的基本原理與結構
　2.4　低密度PLD的原理與結構
　2.5　CPLD的原理與結構
2.5.1　宏單元結構
2.5.2　典型CPLD的結構
　2.6　FPGA的原理與結構
2.6.1　查找表結構
2.6.2　典型FPGA的結構
　2.7　PLD器件的編程元件
2.7.1　熔絲型開關
2.7.2　反熔絲型開關
2.7.3　浮柵編程元件
2.7.4　基於SRAM的編程元件
　2.8　邊界掃描測試技術
　2.9　在系統編程
　2.10　FPGA／CPLD器件概述
2.10.1　Lattice的FPGA／CPLD
2.10.2　Xilinx的FPGA／CPLD
2.10.3　Altera的FPGA／CPLD
　2.11　PLD的發展趨勢
習題
第3章　典型FPGA／CPLD的結構與配置
　3.1　Stratix高端FPGA系列
3.1.1　Stratix器件
3.1.2　StratixIl器件
　3.2　Cyclone低成本FPGA系列
3.2.1　Cyclone器件
3.2.2　Cyclone　Ⅱ器件
　3.3　ACEX　1K器件
　3.4典型CPLD器件
3.4.1　MAX　Ⅱ器件
3.4.2　MAX　7000器件
　3.5　FPGA／CPLD的配置
3.5.1　CPLD器件的配置
3.5.2　FPGA器件的配置
　習題
第4章　QuartusⅡ集成開發工具
　4.1　Quartus　Ⅱ原理圖設計
4.1.1　半加器原理圖輸入
4.1.2　半加器編譯與仿真
4.1.3　全加器設計與仿真
　4.2　QuartusⅡ文本設計
4.2.1　創建工程文件
4.2.2　編譯與仿真
　4.3　QuartusⅡ的優化設置
4.3.1　Setting設置
4.3.2　分析與綜合設置
4.3.3　優化布局布線
4.3.4　設計可靠性檢查
　4.4　QuartusⅡ的時序分析
　……
第5章 Verilog初步設計
第6章 Verilog設計進階
第7章 Verilog設計的層次與風格
第8章 宏功能模塊設計
第9章 Verilog數字電路設計
第10章 設計的優化
第11章 仿真
第12章 Verilog語言的發展
第13章 數字設計實例
附錄A 有關術語與縮略語
附錄B Verilog HDL（IEEE Std 1364－1995）關鍵字
附錄C Verilog HDL（IEEE Std 1364－2001）關鍵字
附錄D Quartus Ⅱ支持的Verilog結構
附錄E Synplify Pro／Synplify可綜合的Verilog結構
附錄F EDA實驗系統簡介
參考文獻