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作者簡介
序
目次
商品簡介
本書根據EDA課程教學要求，以提高數字系統設計能力為目的，系統闡述FPGA數字系統開發的相關知識，主要內容包括EDA技術概述、FPGA/CPLD器件、Verilog硬件描述語言等。全書以Quartus Prime、ModelSim軟件為平臺，以Verilog-1995和Verilog-2001語言標準為依據，以可綜合的設計為重點，通過大量經過驗證的數字設計實例，闡述數字系統設計的方法與技術，由淺入深地介紹Verilog工程開發的知識與技能。本書著眼於實用，緊密聯繫教學實際，實例豐富。全書深入淺出，概念清晰，語言流暢。本書可作為電子、通信、微電子、信息、電路與系統、通信與信息系統及測控技術與儀器等專業本科生和研究生的教學用書，也可供從事電路設計和系統開發的工程技術人員閱讀參考。本書配有教學課件，可從華信教育資源網（www.hxedu.com.cn）免費下載。
作者簡介
王金明，博士，解放軍陸軍工程大學教授、碩士生導師。曾獲軍隊科技進步一等獎1項，軍隊科技進步二等獎3項，軍隊科技進步三等獎5項，獲軍隊級教學成果二等獎1項；獲國家發明專利授權2項，獲軟件著作授權1項；發表論文80餘篇，其中SCI、EI收錄30餘篇；主編教材多部，並入選"十一五”國家級規劃教材和"十二五”國家級規劃教材；2013年獲軍隊院校育才獎銀獎；2014年由國家留學基金委資助，在美國威斯康星大學麥迪遜分校訪問研究1年；指導本科生參加全國大學生電子設計競賽，共獲得全國一等獎8項。
序
本書根據EDA課程教學要求，以提高數字系統設計能力為目的，系統闡述FPGA數字系統開發的相關知識，主要內容包括EDA技術概述、FPGA/CPLD器件、Verilog硬件描述語言等。全書以Quartus Prime、ModelSim軟件為平臺，以Verilog-1995和Verilog-2001語言標準為依據，以可綜合的設計為重點，通過大量經過驗證的數字設計實例，闡述數字系統設計的方法與技術，由淺入深地介紹Verilog工程開發的知識與技能。本書著眼於實用，緊密聯繫教學實際，實例豐富。全書深入淺出，概念清晰，語言流暢。本書可作為電子、通信、微電子、信息、電路與系統、通信與信息系統及測控技術與儀器等專業本科生和研究生的教學用書，也可供從事電路設計和系統開發的工程技術人員閱讀參考。本書配有教學課件，可從華信教育資源網（www.hxedu.com.cn）免費下載。
目次
第1章 EDA技術概述 1
1.1 EDA技術及其發展 1
1.2 Top-down設計與IP核覆用 4
1.2.1 Top-down設計 4
1.2.2 Bottom-up設計 5
1.2.3 IP複用技術與SoC 5
1.3 數字設計的流程 7
1.3.1 設計輸入 8
1.3.2 綜合 9
1.3.3 佈局佈線 9
1.3.4 仿真 10
1.3.5 編程配置 10
1.4 常用的EDA工具軟件 10
1.5 EDA技術的發展趨勢 14
習題1 15
第2章 FPGA/CPLD器件 16
2.1 PLD器件概述 16
2.1.1 PLD器件的發展歷程 16
2.1.2 PLD器件的分類 17
2.2 PLD的基本原理與結構 19
2.2.1 PLD器件的基本結構 19
2.2.2 PLD電路的表示方法 20
2.3 低密度PLD的原理與結構 21
2.4 CPLD的原理與結構 25
2.4.1 宏單元結構 25
2.4.2 典型CPLD的結構 26
2.5 FPGA的原理與結構 29
2.5.1 查找表結構 29
2.5.2 典型FPGA的結構 32
2.5.3 Cyclone IV器件結構 35
2.6 FPGA/CPLD的編程元件 38
2.7 邊界掃描測試技術 42
2.8 FPGA/CPLD的編程與配置 43
2.8.1 在系統可編程 43
2.8.2 FPGA器件的配置 45
2.8.3 Cyclone IV器件的編程 45
2.9 FPGA/CPLD器件概述 48
2.10 FPGA/CPLD的發展趨勢 52
習題2 53
第3章 Quartus Prime使用指南 54
3.1 Quartus Prime原理圖設計 55
3.1.1 半加器原理圖設計輸入 55
3.1.2 1位全加器設計輸入 59
3.1.3 1位全加器的編譯 61
3.1.4 1位全加器的仿真 63
3.1.5 1位全加器的下載 67
3.2 基於IP核的設計 70
3.2.1 模24方向可控計數器 71
3.2.2 4×4無符號數乘法器 78
3.3 SignalTap II的使用方法 84
3.4 Quartus Prime的優化設置與時序分析 89
習題3 93
實驗與設計 95
3-1 8位帶符號乘法器 95
3-2 補碼轉換幅度碼電路 98
第4章 Verilog設計初步 100
4.1 Verilog的歷史 100
4.2 Verilog模塊的結構 101
4.3 Verilog基本組合電路設計 105
4.3.1 用Verilog設計基本組合電路 105
4.3.2 用Verilog設計加法器 105
4.4 Verilog基本時序電路設計 108
4.4.1 用Verilog設計觸發器 108
4.4.2 用Verilog設計計數器 109
習題4 111
實驗與設計 111
4-1 Synplify Pro綜合器的使用方法 111
4-2 Synplify綜合器的使用方法 115
第5章 Verilog語言要素 117
5.1 概述 117
5.2 常量 118
5.2.1 整數（Integer） 118
5.2.2 實數（Real） 120
5.2.3 字符串（Strings） 120
5.3 數據類型 121
5.3.1 net型 122
5.3.2 variable型 123
5.4 參數 124
5.4.1 參數parameter 124
5.4.2 Verilog-2001中的參數聲明 125
5.4.3 參數的傳遞 126
5.4.4 localparam 126
5.5 向量 127
5.6 運算符 129
習題5 133
實驗與設計 134
5-1 用altpll鎖相環宏模塊實現倍頻和分頻 134
5-2 消抖動電路 139
第6章 Verilog語句語法 141
6.1 過程語句 141
6.1.1 always過程語句 142
6.1.2 initial過程語句 145
6.2 塊語句 146
6.2.1 串行塊begin-end 146
6.2.2 並行塊fork-join 147
6.3 賦值語句 148
6.3.1 持續賦值與過程賦值 148
6.3.2 阻塞賦值與非阻塞賦值 149
6.4 條件語句 151
6.4.1 if-else語句 151
6.4.2 case語句 152
6.5 循環語句 157
6.5.1 for語句 157
6.5.2 repeat、while、forever語句 158
6.6 編譯指示語句 160
6.7 任務與函數 161
6.7.1 任務（task） 162
6.7.2 函數（function） 163
6.8 順序執行與併發執行 167
6.9 Verilog-2001語言標準 168
6.9.1 Verilog-2001改進和增強的語法結構 168
6.9.2 屬性及PLI接口 177
習題6 179
實驗與設計 180
6-1 FIFO緩存器設計 180
第7章 Verilog設計的層次與風格 184
7.1 Verilog設計的層次 184
7.2 門級結構描述 184
7.2.1 Verilog門元件 185
7.2.2 門級結構描述 187
7.3 行為描述 188
7.4 數據流描述 189
7.5 不同描述風格的設計 190
7.5.1 半加器設計 190
7.5.2 1位全加器設計 191
7.5.3 加法器的級連 193
7.6 多層次結構電路的設計 194
7.6.1 模塊例化 194
7.6.2 用parameter進行參數傳遞 196
7.6.3 用defparam進行參數重載 198
7.7 基本組合電路設計 198
7.7.1 門電路 198
7.7.2 編譯碼器 199
7.8 基本時序電路設計 201
7.8.1 觸發器 201
7.8.2 鎖存器與寄存器 202
7.8.3 計數器與串並轉換器 203
7.8.4 簡易微處理器 204
7.9 三態邏輯設計 206
習題7 208
實驗與設計 208
7-1 數字表決器 208
第8章 Verilog有限狀態機設計 212
8.1 有限狀態機 212
8.2 有限狀態機的Verilog描述 214
8.2.1 用三個always塊描述 215
8.2.2 用兩個過程描述 216
8.2.3 單過程描述方式 218
8.3 狀態編碼 219
8.3.1 常用的編碼方式 219
8.3.2 狀態編碼的定義 221
8.3.3 用屬性指定狀態編碼方式 224
8.4 有限狀態機設計要點 225
8.4.1 複位和起始狀態的選擇 225
8.4.2 多餘狀態的處理 228
習題8 229
實驗與設計 229
8-1 流水燈控制器 229
8-2 汽車尾燈控制器 231
第9章 Verilog驅動常用I/O外設 234
9.1 4×4矩陣鍵盤 234
9.2 標準PS/2鍵盤 236
9.3 字符液晶 243
9.4 漢字圖形點陣液晶 248
9.5 VGA顯示器 254
9.5.1 VGA顯示原理與時序 254
9.5.2 VGA彩條信號發生器 258
9.5.3 VGA圖像顯示與控制 260
9.6 樂曲演奏電路 266
習題9 271
實驗與設計 273
9-1 實用多功能數字鐘 273
第10章 Verilog設計進階 282
10.1 設計的可綜合性 282
10.2 流水線設計技術 285
10.3 資源共享 288
10.4 阻塞賦值與非阻塞賦值 290
10.5 加法器設計 294
10.5.1 行波進位加法器 294
10.5.2 超前進位加法器 295
10.5.3 數據流描述的加法器 299
10.5.4 流水線加法器 300
10.6 乘法器設計 300
10.6.1 並行乘法器 300
10.6.2 移位相加乘法器 302
10.6.3 布斯乘法器 305
10.6.4 查找表乘法器 307
10.7 奇數分頻與小數分頻 308
10.7.1 奇數分頻 308
10.7.2 半整數分頻與小數分頻 309
習題10 311
實驗與設計 312
10-1 小數分頻 312
10-2 如何在FPGA設計中消除毛刺 314
第11章 Verilog Test Bench仿真 317
11.1 系統任務與系統函數 317
11.2 用戶自定義元件 321
11.2.1 組合電路UDP元件 322
11.2.2 時序邏輯UDP元件 323
11.3 延時模型的表示 325
11.3.1 時間標尺定義`timescale 325
11.3.2 延時的表示與延時說明塊 326
11.4 Test Bench測試平臺 327
11.5 組合和時序電路的仿真 330
11.5.1 組合電路的仿真 330
11.5.2 時序電路的仿真 332
習題11 333
實驗與設計 333
11-1 用ModelSim SE仿真8位二進制加法器 333
11-2 用ModelSim SE仿真乘累加器 340
第12章Verilog設計實例 343
12.1 m序列產生器 343
12.1.1 m序列的原理與性質 343
12.1.2 m序列產生器設計 345
12.2 Gold碼 347
12.2.1 Gold
1.1 EDA技術及其發展 1
1.2 Top-down設計與IP核覆用 4
1.2.1 Top-down設計 4
1.2.2 Bottom-up設計 5
1.2.3 IP複用技術與SoC 5
1.3 數字設計的流程 7
1.3.1 設計輸入 8
1.3.2 綜合 9
1.3.3 佈局佈線 9
1.3.4 仿真 10
1.3.5 編程配置 10
1.4 常用的EDA工具軟件 10
1.5 EDA技術的發展趨勢 14
習題1 15
第2章 FPGA/CPLD器件 16
2.1 PLD器件概述 16
2.1.1 PLD器件的發展歷程 16
2.1.2 PLD器件的分類 17
2.2 PLD的基本原理與結構 19
2.2.1 PLD器件的基本結構 19
2.2.2 PLD電路的表示方法 20
2.3 低密度PLD的原理與結構 21
2.4 CPLD的原理與結構 25
2.4.1 宏單元結構 25
2.4.2 典型CPLD的結構 26
2.5 FPGA的原理與結構 29
2.5.1 查找表結構 29
2.5.2 典型FPGA的結構 32
2.5.3 Cyclone IV器件結構 35
2.6 FPGA/CPLD的編程元件 38
2.7 邊界掃描測試技術 42
2.8 FPGA/CPLD的編程與配置 43
2.8.1 在系統可編程 43
2.8.2 FPGA器件的配置 45
2.8.3 Cyclone IV器件的編程 45
2.9 FPGA/CPLD器件概述 48
2.10 FPGA/CPLD的發展趨勢 52
習題2 53
第3章 Quartus Prime使用指南 54
3.1 Quartus Prime原理圖設計 55
3.1.1 半加器原理圖設計輸入 55
3.1.2 1位全加器設計輸入 59
3.1.3 1位全加器的編譯 61
3.1.4 1位全加器的仿真 63
3.1.5 1位全加器的下載 67
3.2 基於IP核的設計 70
3.2.1 模24方向可控計數器 71
3.2.2 4×4無符號數乘法器 78
3.3 SignalTap II的使用方法 84
3.4 Quartus Prime的優化設置與時序分析 89
習題3 93
實驗與設計 95
3-1 8位帶符號乘法器 95
3-2 補碼轉換幅度碼電路 98
第4章 Verilog設計初步 100
4.1 Verilog的歷史 100
4.2 Verilog模塊的結構 101
4.3 Verilog基本組合電路設計 105
4.3.1 用Verilog設計基本組合電路 105
4.3.2 用Verilog設計加法器 105
4.4 Verilog基本時序電路設計 108
4.4.1 用Verilog設計觸發器 108
4.4.2 用Verilog設計計數器 109
習題4 111
實驗與設計 111
4-1 Synplify Pro綜合器的使用方法 111
4-2 Synplify綜合器的使用方法 115
第5章 Verilog語言要素 117
5.1 概述 117
5.2 常量 118
5.2.1 整數（Integer） 118
5.2.2 實數（Real） 120
5.2.3 字符串（Strings） 120
5.3 數據類型 121
5.3.1 net型 122
5.3.2 variable型 123
5.4 參數 124
5.4.1 參數parameter 124
5.4.2 Verilog-2001中的參數聲明 125
5.4.3 參數的傳遞 126
5.4.4 localparam 126
5.5 向量 127
5.6 運算符 129
習題5 133
實驗與設計 134
5-1 用altpll鎖相環宏模塊實現倍頻和分頻 134
5-2 消抖動電路 139
第6章 Verilog語句語法 141
6.1 過程語句 141
6.1.1 always過程語句 142
6.1.2 initial過程語句 145
6.2 塊語句 146
6.2.1 串行塊begin-end 146
6.2.2 並行塊fork-join 147
6.3 賦值語句 148
6.3.1 持續賦值與過程賦值 148
6.3.2 阻塞賦值與非阻塞賦值 149
6.4 條件語句 151
6.4.1 if-else語句 151
6.4.2 case語句 152
6.5 循環語句 157
6.5.1 for語句 157
6.5.2 repeat、while、forever語句 158
6.6 編譯指示語句 160
6.7 任務與函數 161
6.7.1 任務（task） 162
6.7.2 函數（function） 163
6.8 順序執行與併發執行 167
6.9 Verilog-2001語言標準 168
6.9.1 Verilog-2001改進和增強的語法結構 168
6.9.2 屬性及PLI接口 177
習題6 179
實驗與設計 180
6-1 FIFO緩存器設計 180
第7章 Verilog設計的層次與風格 184
7.1 Verilog設計的層次 184
7.2 門級結構描述 184
7.2.1 Verilog門元件 185
7.2.2 門級結構描述 187
7.3 行為描述 188
7.4 數據流描述 189
7.5 不同描述風格的設計 190
7.5.1 半加器設計 190
7.5.2 1位全加器設計 191
7.5.3 加法器的級連 193
7.6 多層次結構電路的設計 194
7.6.1 模塊例化 194
7.6.2 用parameter進行參數傳遞 196
7.6.3 用defparam進行參數重載 198
7.7 基本組合電路設計 198
7.7.1 門電路 198
7.7.2 編譯碼器 199
7.8 基本時序電路設計 201
7.8.1 觸發器 201
7.8.2 鎖存器與寄存器 202
7.8.3 計數器與串並轉換器 203
7.8.4 簡易微處理器 204
7.9 三態邏輯設計 206
習題7 208
實驗與設計 208
7-1 數字表決器 208
第8章 Verilog有限狀態機設計 212
8.1 有限狀態機 212
8.2 有限狀態機的Verilog描述 214
8.2.1 用三個always塊描述 215
8.2.2 用兩個過程描述 216
8.2.3 單過程描述方式 218
8.3 狀態編碼 219
8.3.1 常用的編碼方式 219
8.3.2 狀態編碼的定義 221
8.3.3 用屬性指定狀態編碼方式 224
8.4 有限狀態機設計要點 225
8.4.1 複位和起始狀態的選擇 225
8.4.2 多餘狀態的處理 228
習題8 229
實驗與設計 229
8-1 流水燈控制器 229
8-2 汽車尾燈控制器 231
第9章 Verilog驅動常用I/O外設 234
9.1 4×4矩陣鍵盤 234
9.2 標準PS/2鍵盤 236
9.3 字符液晶 243
9.4 漢字圖形點陣液晶 248
9.5 VGA顯示器 254
9.5.1 VGA顯示原理與時序 254
9.5.2 VGA彩條信號發生器 258
9.5.3 VGA圖像顯示與控制 260
9.6 樂曲演奏電路 266
習題9 271
實驗與設計 273
9-1 實用多功能數字鐘 273
第10章 Verilog設計進階 282
10.1 設計的可綜合性 282
10.2 流水線設計技術 285
10.3 資源共享 288
10.4 阻塞賦值與非阻塞賦值 290
10.5 加法器設計 294
10.5.1 行波進位加法器 294
10.5.2 超前進位加法器 295
10.5.3 數據流描述的加法器 299
10.5.4 流水線加法器 300
10.6 乘法器設計 300
10.6.1 並行乘法器 300
10.6.2 移位相加乘法器 302
10.6.3 布斯乘法器 305
10.6.4 查找表乘法器 307
10.7 奇數分頻與小數分頻 308
10.7.1 奇數分頻 308
10.7.2 半整數分頻與小數分頻 309
習題10 311
實驗與設計 312
10-1 小數分頻 312
10-2 如何在FPGA設計中消除毛刺 314
第11章 Verilog Test Bench仿真 317
11.1 系統任務與系統函數 317
11.2 用戶自定義元件 321
11.2.1 組合電路UDP元件 322
11.2.2 時序邏輯UDP元件 323
11.3 延時模型的表示 325
11.3.1 時間標尺定義`timescale 325
11.3.2 延時的表示與延時說明塊 326
11.4 Test Bench測試平臺 327
11.5 組合和時序電路的仿真 330
11.5.1 組合電路的仿真 330
11.5.2 時序電路的仿真 332
習題11 333
實驗與設計 333
11-1 用ModelSim SE仿真8位二進制加法器 333
11-2 用ModelSim SE仿真乘累加器 340
第12章Verilog設計實例 343
12.1 m序列產生器 343
12.1.1 m序列的原理與性質 343
12.1.2 m序列產生器設計 345
12.2 Gold碼 347
12.2.1 Gold
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