Conception numérique de SDRAM sur Verilog

Concevoir une m幦oire dynamique synchrone ?acc鋊 al嶧toire (SDRAM) de 8 MB x 16 x 4-BAnk (512 MB) en utilisant le langage de description du mat廨iel Verilog, qui peut 皻re utilis?dans n'importe quelle application bas嶪 sur la m幦oire. Aujourd'hui, les ordinateurs, ainsi que d'autres syst鋗es 幨ectroniques qui n嶰essitent de grandes quantit廥 de m幦oire, utilisent des DRAM pour la m幦oire de base. En raison de la structure unique des cellules de transistor de la DRAM, des r廥eaux de m幦oire extr瘱ement denses peuvent 皻re construits dans un seul dispositif occupant un encombrement relativement faible. La DRAM conventionnelle est contr犨嶪 de mani鋨e asynchrone, ce qui oblige le concepteur du syst鋗e ?ins廨er manuellement les 彋ats de veille pour r廧ondre aux sp嶰ifications du dispositif. La synchronisation d廧end de la vitesse de la DRAM et est ind廧endante de la vitesse du bus syst鋗e. Cesont ces limitations de la synchronisation qui ont conduit au d憝eloppement de la SDRAM. La SDRAM est en grande partie une DRAM rapide avec une interface synchrone ?grande vitesse. Les signaux d'entr嶪/sortie et de contr犨eur sont synchronis廥 avec une horloge externe, ce qui offre de nouvelles options au concepteur. Des circuits d'interface simplifi廥 et un d嶵it de donn嶪s 幨ev?peuvent 皻re obtenus en utilisant la SDRAM par rapport ?la DRAM conventionnelle.