Verilog HDL數字系統設計(簡體書)
- ISBN13:9787560331690
- 出版社:哈爾濱工業大學出版社
- 作者:王建民
- 裝訂:平裝
- 規格:26cm*19cm (高/寬)
- 出版日:2011/07/01
商品簡介
大量完整的實例介紹基于Verilog HDL進行數字系統設計的基本原理、概念
和方法。全書重點關注基于HDL的寄存器傳輸級(Register Transfer Level
,RTL)數字系統設計,主要內容包括數字電路基礎回顧、組合邏輯電路設計
、規則時序邏輯電路、有限狀態機以及FSMD的設計。本書所有代碼兼容
Verilog HDL IEEE1364—2001標準。
盡管本書簡單地回顧了數字電路的基本知識,但是如果讀者能夠掌握數
字電路的基本原理和設計方法對于閱讀本書將是十分有意義的。本書適合高
年級的本科生、研究生以及從事數字電路設計的工程人員使用。
主題書展
更多書展本週66折
您曾經瀏覽過的商品
購物須知
大陸出版品因裝訂品質及貨運條件與台灣出版品落差甚大,除封面破損、內頁脫落等較嚴重的狀態,其餘商品將正常出貨。
特別提醒:部分書籍附贈之內容(如音頻mp3或影片dvd等)已無實體光碟提供,需以QR CODE 連結至當地網站註冊“並通過驗證程序”,方可下載使用。
無現貨庫存之簡體書,將向海外調貨:
海外有庫存之書籍,等候約45個工作天;
海外無庫存之書籍,平均作業時間約60個工作天,然不保證確定可調到貨,尚請見諒。
為了保護您的權益,「三民網路書店」提供會員七日商品鑑賞期(收到商品為起始日)。
若要辦理退貨,請在商品鑑賞期內寄回,且商品必須是全新狀態與完整包裝(商品、附件、發票、隨貨贈品等)否則恕不接受退貨。