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商品簡介

目次

本書由國內從事微處理器設計的一線科研人員編寫而成。作者從微處理器設計的角度出發,充分考慮計算機體系結構的學科完整性,強調體系結構、基礎軟件、電路和器件的融會貫通。全書共分12章,包括指令系統結構、計算機硬件結構、CPU微結構、並行處理結構、計算機性能分析等主要內容,重點放在作為軟硬件界面的指令系統結構,以及包含CPU、GPU、南北橋協同的計算機硬件結構。本書可作為高等學校“計算機體系結構”課程的本科生教材,同時也適合相關專業研究生或計算機技術人員參考閱讀。
目  錄
叢書序言
推薦序
自序
前言
第一部分 引言
第1章 引言2
 1.1 計算機體系結構的研究內容2
   1.1.1 一以貫之2
   1.1.2 什麼是計算機5
   1.1.3 計算機的基本組成6
 1.2 衡量計算機的指標8
   1.2.1 計算機的性能8
   1.2.2 計算機的價格10
   1.2.3 計算機的功耗11
 1.3 計算機體系結構的發展12
   1.3.1 摩爾定律和工藝的發展13
   1.3.2 計算機應用和體系結構17
   1.3.3 計算機體系結構發展18
 1.4 體系結構設計的基本原則20
   1.4.1 平衡性20
   1.4.2 局部性21
   1.4.3 並行性22
   1.4.4 虛擬化23
 1.5 本章小結24
 習題24
第二部分 指令系統結構
第2章 指令系統26
 2.1 指令系統簡介26
 2.2 指令系統設計原則26
 2.3 指令系統發展歷程28
   2.3.1 指令集的演變28
   2.3.2 存儲管理的演變29
   2.3.3 運行級別的演變30
 2.4 指令集結構32
   2.4.1 地址空間32
   2.4.2 操作數34
   2.4.3 指令操作和編碼35
 2.5 RISC指令集比較36
   2.5.1 指令格式比較36
   2.5.2 尋址方式比較36
   2.5.3 公共指令功能37
   2.5.4 不同指令系統的特色39
 2.6 C語言的機器表示40
   2.6.1 過程調用40
   2.6.2 流程控制語句41
 2.7 本章小結43
 習題44
第3章 特權指令系統45
 3.1 特權指令系統簡介45
 3.2 異常與中斷47
   3.2.1 異常分類47
   3.2.2 異常處理47
   3.2.3 中斷49
 3.3 存儲管理51
   3.3.1 存儲管理的原理51
   3.3.2 TLB的結構和使用53
   3.3.3 TLB異常的處理55
 3.4 本章小結60
 習題60
第4章 軟硬件協同62
 4.1 函數調用規範62
   4.1.1 MIPS ABI整數寄存器約定62
   4.1.2 MIPS ABI函數調用約定63
   4.1.3 MIPS堆棧佈局64
 4.2 中斷的生命週期66
 4.3 系統調用過程67
 4.4 同步與通信68
   4.4.1 基於互斥的同步機制68
   4.4.2 非阻塞的同步機制69
 4.5 本章小結69
 習題70X
三部分 計算機硬件結構
第5章 計算機組成原理和結構72
 5.1 馮·諾依曼結構72
 5.2 計算機的組成部件73
   5.2.1 運算器73
   5.2.2 控制器74
   5.2.3 存儲器76
   5.2.4 輸入/輸出設備81
 5.3 計算機系統硬件結構發展83
   5.3.1 CPU-GPU-北橋-南橋四片結構84
   5.3.2 CPU-北橋-南橋三片結構84
   5.3.3 CPU-弱北橋-南橋三片結構85
   5.3.4 CPU-南橋兩片結構85
   5.3.5 SoC單片結構86
 5.4 處理器和IO設備間的通信86
   5.4.1 IO寄存器尋址86
   5.4.2 處理器和IO設備之間的同步87
   5.4.3 存儲器和IO設備之間的數據傳送88
   5.4.4 龍芯3A3000+7A1000橋片系統中的CPU、GPU、DC通信90
 5.5 本章小結91
 習題91
第6章 計算機總線接口技術93
 6.1 總線概述93
 6.2 總線分類94
 6.3 片上總線95
 6.4 內存總線100
 6.5 系統總線107
   6.5.1 HyperTransport總線107
   6.5.2 HT包格式110
 6.6 設備總線111
   6.6.1 PCIE總線112
   6.6.2 PCIE包格式113
 6.7 本章小結113
 習題114
第7章 計算機系統啟動過程分析115
 7.1 處理器核初始化115
   7.1.1 處理器複位116
   7.1.2 調試接口初始化117
   7.1.3 TLB初始化119
   7.1.4 Cache初始化120
 7.2 總線接口初始化122
   7.2.1 內存初始化123
   7.2.2 IO總線初始化123
 7.3 設備的探測及驅動加載124
 7.4 多核啟動過程129
   7.4.1 初始化時的多核協同129
   7.4.2 操作系統啟動時的
多核喚醒130
   7.4.3 核間同步與通信131
 7.5 本章小結132
 習題132
第四部分 CPU的微結構
第8章 運算器設計134
 8.1 二進制與邏輯電路134
   8.1.1 計算機中數的表示134
   8.1.2 MOS晶體管工作原理139
   8.1.3 CMOS邏輯電路141
 8.2 簡單運算器設計148
   8.2.1 定點補碼加法器148
   8.2.2 減法運算實現153
   8.2.3 比較運算實現153
   8.2.4 移位器154
 8.3 定點補碼乘法器155
   8.3.1 補碼乘法器155
   8.3.2 Booth乘法器157
   8.3.3 華萊士樹161
 8.4 本章小結164
 習題165
第9章 指令流水線167
 9.1 單週期處理器167
 9.2 流水線處理器169
 9.3 指令相關和流水線衝突171
   9.3.1 數據相關引發的衝突及解決辦法172
   9.3.2 控制相關引發的衝突及解決方法175
   9.3.3 結構相關引發的衝突及解決辦法176
 9.4 流水線與異常處理176
 9.5 提高流水線效率的技術177
   9.5.1 多發射數據通路177
   9.5.2 動態調度178
   9.5.3 轉移預測181
   9.5.4 高速緩存183
 9.6 本章小結186
 習題188第五部分 並行處理結構
第10章 並行編程基礎190
 10.1 程序的並行行為190
    10.1.1 指令級並行性190
    10.1.2 數據級並行性191
    10.1.3 任務級並行性191
 10.2 並行編程模型191
    10.2.1 單任務數據並行模型192
    10.2.2 多任務共享存儲編程模型192
    10.2.3 多任務消息傳遞編程模型192
    10.2.4 共享存儲與消息傳遞編程模型的
編程複雜度193
 10.3 典型並行編程環境196
    10.3.1 數據並行SIMD編程196
    10.3.2 POSIX編程標準197
    10.3.3 OpenMP標準200
    10.3.4 消息傳遞編程接口206
 習題211
第11章 多核處理結構212
 11.1 多核處理器的發展演化212]
 11.2 多核處理器的訪存結構215
    11.2.1 通用多核處理器的片上Cache結構215
    11.2.2 存儲一致性模型217
    11.2.3 Cache一致性協議219
 11.3 多核處理器的互連結構223
 11.4 多核處理器的同步機制228
 11.5 典型多核處理器233
    11.5.1 龍芯3號多核處理器233
    11.5.2 Intel SandyBridge架構234
    11.5.3 IBM Cell處理器236
    11.5.4 NVIDIA GPU237
    11.5.5 Tile64處理器239
 習題241
第六部分 系統評價與性能分析
第12章 計算機系統評價和性能分析244
 12.1 計算機系統性能評價指標244
    12.1.1 計算機系統常用性能評價指標244
    12.1.2 並行系統的性能評價指標248
 12.2 測試程序集249
    12.2.1 微基準測試程序250
    12.2.2 SPEC CPU基準測試程序258
    12.2.3 並行系統基準測試程序263
    12.2.4 其他常見的基準測試程序集264
 12.3 性能分析方法265
    12.3.1 分析建模的方法267
    12.3.2 模擬建模的方法和模擬器268
    12.3.3 性能測量的方法270
 12.4 性能測試和分析實例282
12.4.1 動態執行指令的數目和分類283
    12.4.2 SPEC CPU基準測試程序的分值對比285
    12.4.3 動態執行指令數對比…286
    12.4.4 IPC對比288
    12.4.5 分支誤預測率和分支吞吐率對比289
    12.4.6 存儲訪問延遲對比292
    12.4.7 存儲訪問操作的併發性293
    12.4.8 併發操作性對比294
 習題295總結:什麼是計算機體系結構297
參考文獻305

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