基於FPGA/CPLD的EDA技術實用教程（簡體書）

現代數字系統設計一般採用硬件描述語言實現，而Verilog HDL具有簡捷、高效、易學、功能強的特點，具有廣泛的應用群體；在工程實際中，基於FPGA/CPLD器件的數字應用系統占很大比例，因此，本書基於FPGA/CPLD器件開發工具QuartusⅡ及硬件描述語言Verilog HDL講述現代數字系統設計。全書共分8個項目，通過實例由淺入深地介紹了利用Verilog HDL進行數字系統設計的方法和技巧。書中所有的實例全部通過了調試驗證。
本書可作為高職高專電子工程、通信、電氣自動化、計算機應用技術、儀器儀錶等專業的教材，也可作為自學用書。

任全會，鄭州鐵路職業技術學院，教研室主任，講師，2002年以來鄭州鐵路職業技術學院任教，任教以來，在《自動化儀錶》、《電子技術應用》、《電測與儀錶》、《製造業自動化》等中文核心期刊 FPGA開發相關論文近20篇，一直從事FPGA/CPLD開發的教學和科研工作。主持FPGA相關課題2項，參與FPGA先關課題5項。

項目1 認識FPGA/CPLD技術及其開發工具1

一、FPGA/CPLD技術及其發展歷程2

(一)可編程邏輯器件(PLD)2

(二)PLD的發展及分類3

二、FPGA/CPLD的特點5

(一)CPLD與FPGA的結構特點5

(二)CPLD與FPGA的區別11

三、主流廠商FPGA/CPLD器件及開發軟件11

(一)主流廠商FPGA/CPLD器件11

(二)FPGA/CPLD常用開發軟件18

四、FPGA/CPLD器件的配置20

(一)下載工具及其使用20

(二)CPLD器件的配置22

練一練25



項目2 FPGA/CPLD基礎開發26

一、FPGA／CPLD開發的基本方法27

(一)開發流程27

(二)原理圖輸入29

(三)使用分析工具分析44

二、原理圖輸入法設計4位全加器46

(一)軟件設計48

(二)仿真及硬件測試50

三、原理圖輸入法設計搶答器51

(一)軟件設計51

(二)管腳分配及硬件測試51

四、原理圖輸入法設計計數譯碼顯示電路53

(一)設計方案53

(二)實現方法53

練一練55



項目3 用Verilog HDL設計組合邏輯電路57

一、相關知識58

(一)Verilog HDL的基本詞法規定58

(二)Verilog HDL的數據類型61

(三)Verilog HDL的語法結構63

(四)Verilog HDL的程序框架64

(五)結構級描述67

(六)門級描述68

二、項目實施71

(一)用門級電路描述一個全加器71

(二)用門級描述方法描述2選1數據選擇器72

練一練73



項目4 製作電子跑錶79

一、相關知識80

(一)七段數碼管80

(二)時序邏輯電路81

(三)Verilog HDL代碼設計86

二、項目實施93

(一)計數譯碼電路設計93

(二)電子跑錶電路設計96

練一練99



項目5 狀態機設計104

一、相關知識105

(一)Mealy狀態機和Moore狀態機105

(二)邊沿檢測電路106

(三)狀態轉換圖和狀態賦值111

二、項目實施117

(一)FSM的Verilog HDL實現117

(二)序列檢測器設計122

(三)BCD碼-餘3碼轉換電路設計129

(四)用三進程狀態機實現自動售貨機控制電路131

練一練134



項目6 製作簡易數字頻率計139

一、相關知識140

(一)頻率測量原理140

(二)通用計數器的測量原理141

(三)FPGA最小系統及電路145

(四)數碼管顯示電路及原理148

二、項目實施149

(一)數碼管顯示模塊設計149

(二)頻率測量模塊設計153

(三)信號源模塊設計155

(四)項目總設計158

練一練159



項目7 DDS信號發生器設計161

一、相關知識162

(一)DDS信號發生器概述162

(二)DDS信號發生器的特點162

(三)DDS信號發生器基本原理163

二、項目實施165

(一)相位累加器設計165

(二)波形表設計166

(三)波形選擇及輸出167

練一練170



項目8 信號繪圖控制器設計與製作172

一、相關知識173

(一)示波器X-Y顯示原理173

(二)D/A轉換及器件174

(三)DAC0832芯片接口176

(四)DAC0832與控制器的連接178

(五)DAC0832模塊180

二、項目實施181

(一)硬件連接181

(二)關鍵算法設計182

(三)軟件設計184

(四)輸出測試193

練一練194



參考文獻197