TOP
0
0
魅麗。花火原創小說66折起
數字設計:原理與實踐(原書第5版)(簡體書)
滿額折

數字設計:原理與實踐(原書第5版)(簡體書)

人民幣定價:139 元
定  價:NT$ 834 元
優惠價:87726
領券後再享88折
無庫存,下單後進貨(採購期約45個工作天)
可得紅利積點:21 點
相關商品
商品簡介
目次

商品簡介

本書為讀者提供了高級(HDL)、低級(電子電路)以及完整的“各種中間級”(門電路、觸發器和一些較高級的數字設計構件)層次的基礎知識,介紹了與組合電路、時序電路等相關的各方面內容(涉及數制編碼、Verilog模塊、狀態機、FPGA、ROM、RAM以及CMOS邏輯系列等),並提供了大量的設計實例以及具有指導意義的習題。本書可作為電氣工程、計算機工程或計算機科學專業數字邏輯設計課程的入門與進階教材。

目次

目 錄Digital Design: Principles and Practices, Fifth Edition出版者的話譯者序前言第1章 引言11.1 關於數字設計11.2 模擬與數字21.3 模擬信號51.4 數字邏輯信號51.5 邏輯電路與門電路61.6 數字設計的軟件技術91.7 集成電路111.8 邏輯族和CMOS131.9 CMOS邏輯電路131.10 可編程器件171.11 專用集成電路191.12 印製電路板191.13 數字設計層次201.14 成本最小化221.15 繼續學習23訓練題23第2章 數制和編碼242.1 按位計數制242.2 二進制、八進制和十六進制252.3 二–十進制轉換272.4 二進制數的加法和減法292.5 負數的表示312.5.1 原碼表示法312.5.2 補碼數制312.5.3 二進制補碼表示法32*2.5.4 二進制反碼表示法33*2.5.5 餘碼表示法332.6 二進制補碼的加法和減法332.6.1 加法規則332.6.2 圖示法342.6.3 溢出352.6.4 減法規則352.6.5 二進制補碼與無符號二進制數36*2.7 二進制反碼的加法和減法37*2.8二進制乘法38*2.9 二進制除法39*2.10 十進制數的二進制編碼402.11 格雷碼42*2.12 字符編碼432.13 動作、條件和狀態的編碼45*2.14 n維體與距離46*2.15 檢錯碼和糾錯碼472.15.1 檢錯碼482.15.2 糾錯碼與多重檢錯碼492.15.3 漢明碼512.15.4 循環冗餘校驗碼532.15.5 二維碼532.15.6 校驗和碼552.15.7 n中取m碼552.16 用於串行數據傳輸與存儲的編碼552.16.1 並行/串行數據55*2.16.2 串行線路編碼56參考資料58訓練題59練習題61第3章 開關代數和組合邏輯643.1 開關代數653.1.1 公理663.1.2 單變量定理673.1.3 二變量定理和三變量定理683.1.4 n變量定理693.1.5 對偶性713.1.6 邏輯函數的標準表示法723.2 組合電路分析743.3 組合電路的綜合793.3.1 電路描述與設計803.3.2 電路處理823.3.3 組合電路最小化85*3.3.4 卡諾圖86*3.4 時序冒險883.4.1 靜態冒險883.4.2 利用卡諾圖發現靜態冒險893.4.3 動態冒險913.4.4 設計無冒險電路91參考資料92訓練題93練習題 94第4章 數字設計實踐974.1 文檔標準974.1.1 方框圖984.1.2 門的符號1004.1.3 信號名和有效電平1014.1.4 引腳的有效電平1024.1.5 常量邏輯信號103*4.1.6 “圈到圈”邏輯設計1044.1.7 HDL模型中的信號命名1064.1.8 繪製佈局圖1084.1.9 總線1104.1.10 附帶的圖示信息1114.2 電路時序1124.2.1 時序圖1124.2.2 傳輸延遲1144.2.3 時序說明115*4.2.4 採樣時序說明1164.2.5 時序分析工具1194.3 基於HDL的數字設計1204.3.1 HDL的歷史1204.3.2 為什麼用HDL1214.3.3 HDL的EDA工具組1214.3.4 基於HDL的設計流程123參考資料126訓練題126練習題128第5章 Verilog硬件描述語言1295.1 Verilog模型和模塊1305.2 邏輯系統、網格、變量和常量1345.3 向量和操作符1375.4 數組1405.5 邏輯操作符和表達式1425.6 編譯器命令1435.7 結構化模型1445.8 數據流模型1485.9 行為化模型(過程代碼)1495.9.1 always語句與程序塊1495.9.2 過程語句1515.9.3 推理出的鎖存器1515.9.4 賦值語句1515.9.5 begin-end程序塊1535.9.6 if和if-else語句1545.9.7 case語句1555.9.8 循環語句1585.10 函數和任務1605.11 時間維度1635.12 模擬1645.13 測試平臺1655.14 時序邏輯設計的Verilog特性1695.15 綜合169參考資料170訓練題171練習題171第6章 基本組合邏輯元件1736.1 只讀存儲器1756.1.1 ROM和真值表1756.1.2 用ROM實現任意組合邏輯函數1766.1.3 FPGA查詢表178*6.2 組合型PLD1796.2.1 可編程邏輯陣列1796.2.2 可編程陣列邏輯器件1816.3 譯碼和選擇183*6.3.1 一種更加數學化的譯碼器定義1846.3.2 二進制譯碼器1856.3.3 更大型的譯碼器1886.3.4 用Verilog實現的譯碼器1906.3.5 定制的譯碼器2006.3.6 七段譯碼器2046.3.7 二進制編碼器2056.4 多路複用器2066.4.1 門級多路複用器電路2086.4.2 擴展多路複用器2126.4.3 多路複用器、多路分配器和總線2126.4.4 用Verilog實現多路複用器214參考資料217訓練題218練習題219第7章 更多的組合構件2247.1 三態器件2247.1.1 三態緩衝器224*7.1.2 標準MSI三態緩衝器2267.1.3 用Verilog實現三態輸出2297.1.4 用FPGA實現三態輸出2307.2 優先編碼器2327.2.1 級聯優先編碼器2337.2.2 用Verilog實現優先編碼器2347.3 異或門和奇偶校驗功能2387.3.1 異或門和異或非門2387.3.2 奇偶校驗電路2407.3.3 奇偶校驗的應用2407.3.4 用Verilog實現異或門和奇偶校驗電路2437.4 比較器2477.4.1 比較器結構2477.4.2 迭代電路2487.4.3 迭代比較器電路2497.4.4 數值比較器2507.4.5 用HDL實現比較器2537.4.6 用Verilog實現比較器254

您曾經瀏覽過的商品

購物須知

大陸出版品因裝訂品質及貨運條件與台灣出版品落差甚大,除封面破損、內頁脫落等較嚴重的狀態,其餘商品將正常出貨。

特別提醒:部分書籍附贈之內容(如音頻mp3或影片dvd等)已無實體光碟提供,需以QR CODE 連結至當地網站註冊“並通過驗證程序”,方可下載使用。

無現貨庫存之簡體書,將向海外調貨:
海外有庫存之書籍,等候約45個工作天;
海外無庫存之書籍,平均作業時間約60個工作天,然不保證確定可調到貨,尚請見諒。

為了保護您的權益,「三民網路書店」提供會員七日商品鑑賞期(收到商品為起始日)。

若要辦理退貨,請在商品鑑賞期內寄回,且商品必須是全新狀態與完整包裝(商品、附件、發票、隨貨贈品等)否則恕不接受退貨。

優惠價:87 726
無庫存,下單後進貨
(採購期約45個工作天)

暢銷榜

客服中心

收藏

會員專區