Verilog HDL數字系統設計(簡體書)
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《Verilog HDL數字系統設計》由王建民、田曉華、江曉林編著,通過
大量完整的實例介紹基于Verilog HDL進行數字系統設計的基本原理、概念
和方法。全書重點關注基于HDL的寄存器傳輸級(Register Transfer Level
,RTL)數字系統設計,主要內容包括數字電路基礎回顧、組合邏輯電路設計
、規則時序邏輯電路、有限狀態機以及FSMD的設計。本書所有代碼兼容
Verilog HDL IEEE1364—2001標準。
盡管本書簡單地回顧了數字電路的基本知識,但是如果讀者能夠掌握數
字電路的基本原理和設計方法對于閱讀本書將是十分有意義的。本書適合高
年級的本科生、研究生以及從事數字電路設計的工程人員使用。
大量完整的實例介紹基于Verilog HDL進行數字系統設計的基本原理、概念
和方法。全書重點關注基于HDL的寄存器傳輸級(Register Transfer Level
,RTL)數字系統設計,主要內容包括數字電路基礎回顧、組合邏輯電路設計
、規則時序邏輯電路、有限狀態機以及FSMD的設計。本書所有代碼兼容
Verilog HDL IEEE1364—2001標準。
盡管本書簡單地回顧了數字電路的基本知識,但是如果讀者能夠掌握數
字電路的基本原理和設計方法對于閱讀本書將是十分有意義的。本書適合高
年級的本科生、研究生以及從事數字電路設計的工程人員使用。
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