Verilog-Testbench 數位電路測試程式設計（附範例程式及Visual Subst V1.06虛擬磁碟軟體）

Chapter 1 1-1
測試程式架構及初始設定
1-1 測試程式的用途 1-2
1-2 測試程式架構 1-3
1-3 測試訊號初值設定 1-5
1-4 測試程式參數設定 1-6
手腦並用 1-7
Chapter 2 2-1
Verilog-Testbench設計流程以單擊為例
2-1 建立專案與程式編輯 2-2
手腦並用 2-10
Chapter 3 3-1
時脈訊號
3-1 時脈訊號產生程式1 3-2
3-2 時脈訊號產生程式2 3-4
3-3 共時性與順序性的概念 3-8
3-4 時脈訊號產生程式3 3-8
手腦並用 3-10

Chapter 4 4-1
事 件
4-1 定時事件觸發 4-2
4-2 無效的事件觸發 4-4
4-3 條件及隨機事件觸發 4-6
手腦並用 4-9
Chapter 5 5-1
檔案與迴圈
5-1 檔案宣告及開啟 5-2
5-2 檔案的讀取 5-3
5-3 檔案的寫入 5-6
5-4 檔案的應用範例 5-7
5-5 其它函式用法 5-9
手腦並用 5-10
Chapter 6 6-1
整合測試之前置模擬
6-1 使用ModelSim開發環境進行前置模擬 6-2
手腦並用 6-15

Chapter 7 7-1
引入Altera或Xilinx元件特性
至ModelSim的後置模擬
7-1 引入Altera元件特性至ModelSim的操作步驟 7-2
7-2 引入Xilinx元件特性至ModelSim的操作步驟 7-28
手腦並用 7-55
Chapter 8 8-1
組合邏輯電路整合測試之1
8-1 前置模擬 8-2
8-2 後置模擬 8-5
8-3 使用文字檔案作為待測電路輸入訊號的值 8-7
8-4 模擬結果輸出至文字檔案 8-11
8-5 輸出訊號改變才記錄模擬結果至文字檔案 8-13
手腦並用 8-15
Chapter 9 9-1
組合邏輯電路整合測試之2
9-1 前置模擬 9-2
9-2 後置模擬 9-7
9-3 將後置模擬結果輸出至文字檔案 9-9
手腦並用 9-13

Chapter 10 10-1
序向邏輯電路整合測試之１
10-1 前置模擬 10-2
10-2 後置模擬 10-12
10-3 亂數字元序列測試 10-14
10-4 白箱測試 10-17
手腦並用 10-20
Chapter 11 11-1
序向邏輯電路整合測試之2
11-1 前置模擬 11-2
11-2 後置模擬 11-6
11-3 全功能測試 11-8
手腦並用 11-13

Chapter 12 12-1
測試程式進階之1-單晶網路(NoC)簡介
12-1 NoC的拓撲與傳輸介面 12-2
12-2 連接方式與封包格式 12-3
12-3 簡化之WISHBONE 匯流排 12-6
手腦並用 12-8

Chapter 13 13-1
測試程式進階之2-控制匯流排與資料匯流排
13-1 處理器與NI的連接方式 13-2
13-2 控制匯流排的運作方式 13-3
13-3 對NI0暫存器進行存取的測試程式 13-5
13-4 對記憶體讀寫進行認可的測試程式 13-11
手腦並用 13-16

Chapter 14 14-1
測試程式進階之3-處理器的隨機封包傳送
14-1 從記憶體讀取封包至NI0 14-2
14-2 收取封包及中斷反應程式碼 14-5
14-3 模擬單一節點p0之測試程式 14-7
手腦並用 14-14
Chapter 15 15-1
測試程式進階之4-整合測試分析
15-1 NoC電路元件之連接埠 15-2
15-2 NI電路元件之連接埠 15-5
15-3 NI與NoC的連接 15-6
15-4測試程式與 NI及NoC的整合 15-17
手腦並用 15-39

Chapter 16 16-1
測試程式進階之5-封包傳輸延遲分析
16-1 用檔案記錄封包的送出時間 16-2
16-2 用檔案記錄封包的到達時間 16-4
16-3 分析NoC中每個封包的延遲時間 16-6
16-4 特殊狀況分析 16-13
手腦並用 16-15
附錄A 附-2
安裝ModelSim PE Student Editition 6.5b
附錄B 附-14
Verilog硬體描述語言快速指引