CPLD/FPGA設計與應用基礎教程：從VerilogHDL到SystemVerilog（簡體書）

《CPLD/FPGA設計與應用基礎教程：從Verilog HDL到SystemVerilog》涵蓋了Verilog HDL和SystemVerilog設計、仿真及驗證所需的理論知識點，同時涵蓋了時序約束等與CPLD/FPGA設計相關的重要知識點。從Verilog HDL基礎語法出發，逐漸過渡到Sys-temVerilog。《CPLD/FPGA設計與應用基礎教程：從Verilog HDL到SystemVerilog》包含了Verilog HDL和SystemVerilog基礎語法及新進展，所涉及的實例均在實際中應用過，所涉及的各類CPLD/FPGA平臺均為目前全球主流的CPLD/FPGA開發平臺。
《CPLD/FPGA設計與應用基礎教程：從Verilog HDL到SystemVerilog》既可作為高年級本科生或研究生的CPLD/FPGA教材，又可作為從事CPLD/FPGA項目開發實踐的工程技術人員的參考書。

第1章 概述
1．1 CPLD/FPGA發展演變
1．2 乘積項結構的基本原理
1．3 查找表結構的基本原理
1．4 Virtex UltraScale+系列FPGA簡介
1．5 CPLD/FPGA設計與驗證流程
1．5．1 系統級功能定義與模塊劃分
1．5．2 寄存器傳輸級與門級描述
1．5．3 系統綜合編譯
1．．5．4 佈局規劃與佈線
1．5．5 仿真
1．5．6 程序設計下載配置
1．5．7 測試與驗證
1．6 CPLD/FPGA開發平臺簡介
1．7 硬件描述語言的介紹
1．8 硬件語言與軟件語言的區別
本章小結
思考與練習

第2章 Verilog HDL入門指南
2．1 模塊
2．2 模塊端口及聲明
2．3 注釋
2．4 數據流描述
2．4．1 連續賦值語句
2．4．2 時延
2．5 行為級描述
2．5．1 initial語句
2．5．2 always語句
2．5．3 時序控制
2．6 結構化描述
2．6．1 門級建模及描述
2．6．2 用戶定義原語（UDP）
2．6．3 模塊例化
2．7 混合描述
本章小結
思考與練習

第3章 Verilog HDL語法要素
3．1 標識符
3．2 數值集合
3．2．1 數字
3．2．2 字符串
3．2．3 參數
3．3 數據類型
3．3．1 線網類型
3．3．2 變量類型
3．4 數組
3．5 內建門級原語
3．6 操作數
3．6．1 常數、參數、線網與變量
3．6．2 位選擇及部分位選
3．6．3 存儲單元
3．6．4 功能調用
3．7 操作符
3．7．1 算術操作符
3．7．2 關係操作符
3．7．3 相等操作符
3．7．4 邏輯操作符
3．7．5 按位操作符
3．7．6 縮減操作符
……
第4章 Verilog HDL語法進階描述
第5章 任務及函數
第6章 SystemVerilog基礎語法
第7章 有限狀態機設計
第8章 同步數字電路與時序分析
第9章 硬件線程與接口
第10章 SystemVerilog仿真基礎
第11章 斷言與功能覆蓋
參考文獻