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本書系統介紹了CPU設計的開發過程、各個開發環節的知識要點、開發過程中需要關注的工程問題等內容。通過學習本書，讀者可以自行設計出一個具有基本功能的CPU。本書內容循序漸進，從設計CPU所需的基礎知識，到設計簡單流水線CPU設計、多週期流水線CPU、高速緩存，以及提升主頻、運行Linux內核等進階功能，使讀者逐步掌握CPU設計的方法和設計要點。本書適合作為高校計算機及相關專業計算機組成、計算機體系結構等課程的實踐教材，也可供對CPU開發感興趣的讀者閱讀。
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一線CPU研發專家撰寫，帶你從零開始構建出功能豐富的CPU
目次
叢書序言
序
前言
第1章 CPU芯片研發過程概述 1
1.1 處理器和處理器核 1
1.2 芯片產品的研製過程 2
1.3 芯片設計的工作階段 3
第2章 硬件實驗平臺及FPGA設計流程 5
2.1 硬件實驗平臺 5
2.1.1 龍芯CPU設計與體系結構教學實驗系統 5
2.1.2 龍芯計算機系統能力培養遠程實驗平臺 7
2.2 FPGA的設計流程 8
2.2.1 FPGA的一般設計流程 9
2.2.2 基於Vivado的FPGA設計流程 10
2.2.3 Vivado使用小貼士 33
2.3 任務與實踐 35
第3章 數字邏輯電路設計基礎 36
3.1 數字邏輯電路設計與Verilog代碼開發 36
3.1.1 面向硬件電路的設計思維方式 37
3.1.2 行為描述的Verilog編程風格 38
3.1.3 自頂向下的設計劃分過程 38
3.1.4 常用數字邏輯電路的Verilog描述 39
3.2 數字邏輯電路功能仿真的常見錯誤及其調試方法 55
3.2.1 功能仿真波形分析 56
3.2.2 波形異常類錯誤的調試 60
3.3 進一步使用Vivado 66
3.3.1 定制同步RAM IP核 66
3.3.2 定制異步RAM IP核 68
3.3.3 查看時序結果和資源利用率 69
3.4 任務與實踐 69
3.4.1 實踐任務一：寄存器堆仿真 70
3.4.2 實踐任務二：同步RAM和異步RAM仿真、綜合與實現 71
3.4.3 實踐任務三：數字邏輯電路的設計與調試 72
第4章 簡單流水線CPU設計 74
4.1 設計一個簡單的單週期CPU 75
4.1.1 設計單週期CPU的總體思路 75
4.1.2 單週期CPU的數據通路設計 76
4.1.3 單週期CPU的控制信號生成 88
4.1.4 複位的處理 91
4.2 不考慮相關衝突的流水線CPU設計 92
4.2.1 添加流水級間緩存 92
4.2.2 同步RAM的引入 93
4.2.3 調整更新PC的數據通路 96
4.2.4 不考慮相關衝突情況下流水線控制信號的設計 96
4.3 CPU設計開發環境（CPU_CDE） 97
4.3.1 快速上手CPU設計的開發環境 97
4.3.2 CPU設計開發環境的組織與結構 99
4.3.3 CPU設計開發環境使用進階 113
4.4 CPU設計的功能仿真調試技術 117
4.4.1 為什麼要用基於Trace比對的調試輔助手段 117
4.4.2 基於Trace比對調試手段的盲區及其對策 119
4.4.3 學會閱讀匯編程序和反彙編代碼 119
4.4.4 CPU調試中要抓取的信號以及如何看這些信號 124
4.5 指令相關與流水線衝突 125
4.5.1 處理寄存器寫後讀數據相關引發的流水線衝突 126
4.5.2 轉移計算未完成 127
4.6 流水線數據的前遞設計 127
4.6.1 前遞的數據通路設計 128
4.6.2 前遞的流水線控制信號調整 130
4.6.3 前遞引發的主頻下降 131
4.7 任務與實踐 131
4.7.1 實踐任務一：簡單CPU參考設計調試 132
4.7.2 實踐任務二：用阻塞技術解決相關引發的衝突 132
4.7.3 實踐任務三：用前遞技術解決相關引發的衝突 133
第5章 在流水線中添加運算類指令 134
5.1 算術邏輯運算類指令的添加 134
5.1.1 ADD、ADDI和SUB指令的添加 134
5.1.2 SLTI和SLTIU指令的添加 135
5.1.3 ANDI、ORI和XORI指令的添加 135
5.1.4 SLLV、SRLV和SRAV指令的添加 135
5.2 乘除法運算類指令的添加 136
5.2.1 調用Xilinx IP實現乘除法運算部件 136
5.2.2 電路級實現乘法器 140
5.2.3 電路級實現除法器 147
5.3 乘除法配套數據搬運指令的添加 154
5.3.1 乘法運算實現為單週期的情況 155
5.3.2 乘法運算實現為多週期流水的情況 155
5.4 任務與實踐 156
第6章 在流水線中添加轉移指令和訪存指令 157
6.1 轉移指令的添加 157
6.1.1 BGEZ、BGTZ、BLEZ和BLTZ指令 158
6.1.2 J指令 158
6.1.3 BLTZAL和BGEZAL指令 158
6.1.4 JALR指令 158
6.2 訪存指令的添加 158
6.2.1 LB、LBU、LH和LHU指令的添加 158
6.2.2 SB和SH指令的添加 159
6.2.3 非對齊訪存指令的說明 160
6.2.4 LWL和LWR指令的添加 162
6.2.5 SWL和SWR指令的添加 164
6.3 任務與實踐 164
第7章 例外和中斷的支持 166
7.1 例外和中斷的基本概念 166
7.1.1 例外是一套軟硬件協同處理的機制 166
7.1.2 精確例外 167
7.2 MIPS指令系統中與例外相關的功能定義 168
7.2.1 CP0寄存器 168
7.2.2 例外產生條件的判定 168
7.2.3 例外入口 170
7.2.4 MFC0和MTC0指令 170
7.2.5 ERET指令 170
7.3 流水線CPU實現例外和中斷的設計要點 170
7.3.1 例外檢測邏輯 170
7.3.2 精確例外的實現 172
7.3.3 CP0寄存器 173
7.3.4 CP0衝突 179
7.4 任務與實踐 180
7.4.1 實踐任務一：添加syscall例外支持 181
7.4.2 實踐任務二：添加其他例外支持 181
第8章 AXI總線接口設計 184
8.1 類SRAM總線 184
8.1.1 主方和從方 185
8.1.2 類SRAM總線接口信號的定義 185
8.1.3 類SRAM總線的讀寫時序 186
8.1.4 類SRAM
序
前言
第1章 CPU芯片研發過程概述 1
1.1 處理器和處理器核 1
1.2 芯片產品的研製過程 2
1.3 芯片設計的工作階段 3
第2章 硬件實驗平臺及FPGA設計流程 5
2.1 硬件實驗平臺 5
2.1.1 龍芯CPU設計與體系結構教學實驗系統 5
2.1.2 龍芯計算機系統能力培養遠程實驗平臺 7
2.2 FPGA的設計流程 8
2.2.1 FPGA的一般設計流程 9
2.2.2 基於Vivado的FPGA設計流程 10
2.2.3 Vivado使用小貼士 33
2.3 任務與實踐 35
第3章 數字邏輯電路設計基礎 36
3.1 數字邏輯電路設計與Verilog代碼開發 36
3.1.1 面向硬件電路的設計思維方式 37
3.1.2 行為描述的Verilog編程風格 38
3.1.3 自頂向下的設計劃分過程 38
3.1.4 常用數字邏輯電路的Verilog描述 39
3.2 數字邏輯電路功能仿真的常見錯誤及其調試方法 55
3.2.1 功能仿真波形分析 56
3.2.2 波形異常類錯誤的調試 60
3.3 進一步使用Vivado 66
3.3.1 定制同步RAM IP核 66
3.3.2 定制異步RAM IP核 68
3.3.3 查看時序結果和資源利用率 69
3.4 任務與實踐 69
3.4.1 實踐任務一：寄存器堆仿真 70
3.4.2 實踐任務二：同步RAM和異步RAM仿真、綜合與實現 71
3.4.3 實踐任務三：數字邏輯電路的設計與調試 72
第4章 簡單流水線CPU設計 74
4.1 設計一個簡單的單週期CPU 75
4.1.1 設計單週期CPU的總體思路 75
4.1.2 單週期CPU的數據通路設計 76
4.1.3 單週期CPU的控制信號生成 88
4.1.4 複位的處理 91
4.2 不考慮相關衝突的流水線CPU設計 92
4.2.1 添加流水級間緩存 92
4.2.2 同步RAM的引入 93
4.2.3 調整更新PC的數據通路 96
4.2.4 不考慮相關衝突情況下流水線控制信號的設計 96
4.3 CPU設計開發環境（CPU_CDE） 97
4.3.1 快速上手CPU設計的開發環境 97
4.3.2 CPU設計開發環境的組織與結構 99
4.3.3 CPU設計開發環境使用進階 113
4.4 CPU設計的功能仿真調試技術 117
4.4.1 為什麼要用基於Trace比對的調試輔助手段 117
4.4.2 基於Trace比對調試手段的盲區及其對策 119
4.4.3 學會閱讀匯編程序和反彙編代碼 119
4.4.4 CPU調試中要抓取的信號以及如何看這些信號 124
4.5 指令相關與流水線衝突 125
4.5.1 處理寄存器寫後讀數據相關引發的流水線衝突 126
4.5.2 轉移計算未完成 127
4.6 流水線數據的前遞設計 127
4.6.1 前遞的數據通路設計 128
4.6.2 前遞的流水線控制信號調整 130
4.6.3 前遞引發的主頻下降 131
4.7 任務與實踐 131
4.7.1 實踐任務一：簡單CPU參考設計調試 132
4.7.2 實踐任務二：用阻塞技術解決相關引發的衝突 132
4.7.3 實踐任務三：用前遞技術解決相關引發的衝突 133
第5章 在流水線中添加運算類指令 134
5.1 算術邏輯運算類指令的添加 134
5.1.1 ADD、ADDI和SUB指令的添加 134
5.1.2 SLTI和SLTIU指令的添加 135
5.1.3 ANDI、ORI和XORI指令的添加 135
5.1.4 SLLV、SRLV和SRAV指令的添加 135
5.2 乘除法運算類指令的添加 136
5.2.1 調用Xilinx IP實現乘除法運算部件 136
5.2.2 電路級實現乘法器 140
5.2.3 電路級實現除法器 147
5.3 乘除法配套數據搬運指令的添加 154
5.3.1 乘法運算實現為單週期的情況 155
5.3.2 乘法運算實現為多週期流水的情況 155
5.4 任務與實踐 156
第6章 在流水線中添加轉移指令和訪存指令 157
6.1 轉移指令的添加 157
6.1.1 BGEZ、BGTZ、BLEZ和BLTZ指令 158
6.1.2 J指令 158
6.1.3 BLTZAL和BGEZAL指令 158
6.1.4 JALR指令 158
6.2 訪存指令的添加 158
6.2.1 LB、LBU、LH和LHU指令的添加 158
6.2.2 SB和SH指令的添加 159
6.2.3 非對齊訪存指令的說明 160
6.2.4 LWL和LWR指令的添加 162
6.2.5 SWL和SWR指令的添加 164
6.3 任務與實踐 164
第7章 例外和中斷的支持 166
7.1 例外和中斷的基本概念 166
7.1.1 例外是一套軟硬件協同處理的機制 166
7.1.2 精確例外 167
7.2 MIPS指令系統中與例外相關的功能定義 168
7.2.1 CP0寄存器 168
7.2.2 例外產生條件的判定 168
7.2.3 例外入口 170
7.2.4 MFC0和MTC0指令 170
7.2.5 ERET指令 170
7.3 流水線CPU實現例外和中斷的設計要點 170
7.3.1 例外檢測邏輯 170
7.3.2 精確例外的實現 172
7.3.3 CP0寄存器 173
7.3.4 CP0衝突 179
7.4 任務與實踐 180
7.4.1 實踐任務一：添加syscall例外支持 181
7.4.2 實踐任務二：添加其他例外支持 181
第8章 AXI總線接口設計 184
8.1 類SRAM總線 184
8.1.1 主方和從方 185
8.1.2 類SRAM總線接口信號的定義 185
8.1.3 類SRAM總線的讀寫時序 186
8.1.4 類SRAM
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