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本書講解Verilog HDL語言規則、語法體系，以Verilog-2001和Verilog-2005兩種語言標準為依據，主要內容包括Verilog HDL入門、數據類型、表達式、門級和開關級建模、數據流建模、行為級建模、層次結構、任務與函數、Test Bench測試與時序檢查、面向綜合的設計、有限狀態機設計、Verilog HDL設計實例等，重點聚焦Verilog HDL綜合和仿真，對語言、語法規則用案例進行闡釋，用綜合工具和仿真工具進行驗證。
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