數字邏輯原理與FPGA設計(微課視頻版)（簡體書）

《數字邏輯原理與FPGA設計（微課視頻版）》系統地介紹了數字邏輯的基本原理與FPGA設計的實際應用，主要內容包括數字系統、數制與編碼、邏輯代數基礎、組合邏輯電路的分析與設計、時序邏輯電路的分析與設計、可編程邏輯器件、Verilog HDL設計基礎、FPGA設計基礎、數字邏輯實驗指南、數字系統的FPGA設計實踐等。通過大量設計實例詳細地介紹了基於FPGA技術的數字邏輯設計方法。全書共10章，提供習題近百道，設計性實驗10個，綜合性設計課題10個。書中列舉的設計實例都經Quartus Ⅱ 13.1工具編譯通過，並在DE2-115開發板上通過了硬件測試，可直接使用。
《數字邏輯原理與FPGA設計（微課視頻版）》提供部分習題答案、設計實例與實驗的Verilog HDL源程序，以及綜合性設計實驗與設計課題參考程序。為便於教學，還提供了OBE教學大綱、教學課件及750分鐘的微課視頻講解。
《數字邏輯原理與FPGA設計（微課視頻版）》可作為普通高等院校計算機、電子信息、人工智能等相關專業的本科教材，也可供從事數字邏輯電路和系統設計的電子工程師參考。

本書根據工程教育專業認證要求，打破國內教材傳統演繹法組織形式，注重理論與實踐相結合，在書中融入思政元素和OBE理念，以學生為中心，以產出為導向，基於持續改進的教育理念，採用從典型實例出發引入概念的方式，再進行歸納、總結和運用鞏固。
? 由淺入深，循序漸進。以先基礎後應用、先理論後實踐、循序漸進的原則編排，便於讀者學習和掌握數字電路的設計方法。
? 內容豐富，例題新穎。結合多年教學經驗和使用Quartus Ⅱ軟件、Verilog HDL的經驗，列舉豐富的例題和應用實例，便於讀者更好地進行方案設計和實驗驗證。
? 理論簡潔，實例典型。數字邏輯原理內容介紹簡潔，大幅減少對邏輯門底層電路結構及脈衝電路的描述，重點介紹各種邏輯電路的分析設計方法及技巧，通過不同類型的設計實例與具體數字系統設計，引導設計者從不同角度、不同深度思考問題。
? 資源豐富，便於教學。為了便於教師教學，提供全套的教學資料，特別是基於思政內容的教學大綱，課後習題及習題解答，10套單元自測練習題，獲取方式詳見前言。

我們正處在工業4.0時代，事物的發展和技術的進步，對傳統的教育體系和人才培養模式提出了新的挑戰。面向21世紀的高等教育正對專業結構、課程體系、教學內容和教學方法進行改革，教材建設是改革的重要內容之一。

“數字邏輯原理與FPGA設計”是計算機科學與技術、電子信息、通信技術、自動控制等信息類專業的基礎課。設置本課程的主要目的是使學生掌握數字電路分析與設計的基本理論知識，熟悉各種不同規模的邏輯器件，掌握各類數字邏輯電路分析與設計的基本方法，為數字計算機和其他數字系統的硬件分析與設計奠定堅實的基礎。針對不同的教學需求，國內外出版了大量相關的數字邏輯類教科書。這些教科書各具特色，其中有許多被公認是十分優秀的。然而，該領域的教科書一般都因摩爾定律而使其適用周期受限，為了適應不斷發展的新技術，最優秀的教科書也必須不斷更新完善。

黨的二十大關於“實施科教興國戰略，強化現代化建設人才支撐”的戰略部署及 2020年頒布的新版《普通高等學校本科專業目錄》和《高等學校課程思政建設指導綱要》，為各高校建立系統化人才培養體系，培養具有扎實理論基礎和寬廣專業技能、兼顧基礎和系統的高層次信息類人才指明了方向。基於此，為滿足高等學校對電子信息計算機類專業人才培養、課程建設及教育教學改革的需要，編者以新形態（微課視頻版）形式編寫了本書。

本書打破國內教材的傳統演繹法組織形式，注重理論與實踐相結合，按照黨的二十大精神及工程教育專業認證的要求，在書中融入思政元素和OBE（outcome based education,成果導向教育）理念，採用從典型實例出發引入概念的方式，再進行歸納、總結和運用鞏固。在方法的運用上，以數字邏輯電路和數字系統設計為主線，結合豐富的實例，由淺入深、循序漸進地引入FPGA相關技術和工具，通俗易懂，重點突出。

本書特點如下： 集基礎理論與實際應用於一體、集傳統方法與FPGA技術於一體、集教學經驗與研究成果於一體，反映了高等教育教學改革的最新成果，能適應高等學校多樣化人才培養的需求。

課程理論教學學時為32～48學時，實驗學時為16學時，另外小學期可獨立開設實驗課，集中安排16學時的課程綜合設計實踐。理論學時建議如下： 第1章4學時，第2章６學時，第3章8學時，第4章8學時，第5章8學時，第6章2學時，第7~9章12學時，第10章8學時。該教材的配套在線課程已在國家高等教育智能教育平臺上線。

本書是在武漢輕工大學2023年校級規劃教材建設項目的研究成果基礎上完成的。由劉昌華負責全書主要內容的編寫與統稿，曹麗對第3~5章的內容規劃及插圖修改做了大量工作，曹麗和胡婧還參與了教材思政內容的編寫及部分微課視頻的錄制。

在本書的編寫過程中，編者參考了許多同行專家的著作和文章，Intel FPGA(Altera)大學計劃武漢輕工大學FPGA&SOPC聯合實驗室、武漢輕工大學數學與計算機學院“數字邏輯”課程組及電氣與電子工程學院“數字電路”課程組的全體教師均提出了許多寶貴意見，並給予了大力支持和鼓勵，在此一並表示感謝。

配 套 資 源

 程序代碼等資源： 掃描目錄上方的“配套資源”二維碼下載。

 教學課件、教學大綱、電子教案、實驗案例、模擬試卷及解答等資源： 在清華大學出版社官方網站本書頁面下載，或者掃描封底的“書圈”二維碼，在公眾號下載。

 微課視頻（750分鐘，68集）： 掃描書中相應章節的二維碼在線學習。

注： 請先掃描封底刮刮卡中的文泉云盤防盜碼進行綁定後再獲取配套資源。

由於編者水平有限，書中難免會有不足之處，敬請各位專家批評指正。

劉昌華2024年3月

第1章緒論

1.1數字時代

1.1.1模擬信號

1.1.2數字信號

1.2數字系統

1.2.1數字技術的特點

1.2.2數字邏輯電路

1.2.3數字系統層次結構

1.2.4典型的數字系統——計算機

1.2.5數字邏輯的內容及研究方法

1.3數制及數制轉換

1.3.1數制

1.3.2數制轉換

1.4帶符號二進制數的代碼表示

1.5編碼

1.5.1BCD碼

1.5.2格雷碼

1.5.3奇偶校驗碼

1.5.4ASCII

第2章邏輯代數基礎

2.1邏輯代數的基本概念

2.1.1邏輯量及基本運算

2.1.2邏輯表達式

2.1.3邏輯代數的定理

2.2邏輯函數

2.2.1邏輯函數的定義

2.2.2邏輯函數的表示法

2.2.3復合邏輯

2.3邏輯函數的標準形式

2.3.1最小項及最小項表達式

2.3.2最大項及最大項表達式

2.3.3邏輯函數表達式的轉換方法

2.3.4邏輯函數的相等

2.4邏輯代數的重要定理

2.4.1重要定理

2.4.2重要定理與最小項、最大項之關係

2.5邏輯函數化簡

2.5.1代數化簡法

2.5.2卡諾圖化簡法

2.5.3具有任意項的邏輯函數的化簡

第3章組合邏輯電路

3.1邏輯門電路簡介

3.1.1邏輯門電路的基本結構與工作原理

3.1.2簡單邏輯門電路

3.1.3復合邏輯門電路

3.1.4邏輯門電路的主要外特性參數

3.1.5正邏輯與負邏輯

3.2組合邏輯電路分析

3.2.1組合邏輯電路的基本特點

3.2.2組合邏輯電路分析

3.2.3常用組合邏輯電路分析舉例

3.3組合邏輯電路設計

3.4設計方法的靈活運用

3.4.1邏輯代數法

3.4.2利用無關項簡化設計

3.4.3分析設計法

3.5組合邏輯電路的險象

3.5.1險象的產生與分類

3.5.2險象的判斷與消除

3.6常用的組合邏輯電路設計

3.6.18421碼加法器

3.6.2數碼管顯示譯碼器

3.6.3多路選擇器與多路分配器

第4章時序邏輯電路分析

4.1時序邏輯電路模型

4.2觸發器

4.2.1基本RS觸發器

4.2.2常用觸發器

4.2.3各類觸發器的相互轉換

4.2.4集成觸發器的主要特性參數

4.3同步時序邏輯電路

4.3.1同步時序邏輯電路描述

4.3.2同步時序邏輯電路分析

4.4異步時序邏輯電路

4.5常用時序邏輯電路

4.5.1寄存器

4.5.2計數器

4.5.3節拍脈衝發生器

4.6脈衝波形生成電路

4.6.1單穩態觸發器

4.6.2施密特觸發器

4.6.3多諧振蕩器

4.6.4555定時器及其應用

第5章時序邏輯電路設計

5.1同步時序邏輯電路設計的基本方法

5.2建立原始狀態

5.3狀態化簡

5.3.1狀態化簡的基本原理

5.3.2完全定義狀態化簡方法

5.4狀態編碼

5.4.1確定存儲狀態所需的觸發器個數

5.4.2用相鄰編碼法實現狀態編碼

5.5確定激勵函數及輸出方程

5.5.1選定觸發器類型

5.5.2求激勵函數及輸出函數

5.5.3電路的“掛起”及恢復問題

5.6時序邏輯設計舉例

5.6.1序列檢測器設計

5.6.2計數器設計

5.6.3基於MSI器件實現任意模值計數器

第6章可編程邏輯器件

6.1可編程邏輯器件概述

6.1.1可編程邏輯器件的發展歷程

6.1.2可編程邏輯器件分類

6.1.3可編程邏輯器件的結構

6.2簡單PLD原理

6.2.1PLD中陣列的表示方法

6.2.2PROM

6.2.3PLA器件

6.2.4PAL器件

6.2.5GAL器件

6.3CPLD

6.3.1傳統的CPLD基本結構

6.3.2最新CPLD的基本結構

6.4FPGA

6.4.1FPGA的基本結構

6.4.2Altera公司Cyclone Ⅳ系列器件的結構

6.4.3最新FPGA的基本結構

第7章Verilog HDL設計基礎

7.1硬件描述語言簡介

7.1.1概述

7.1.2HDL的特點

7.1.3Verilog HDL與VHDL的比較

7.2Verilog HDL程序的基本語法

7.2.1Verilog HDL程序結構

7.2.2Verilog HDL基本語法

7.2.3Verilog HDL數據流建模

7.2.4Verilog HDL行為建模

7.2.5Verilog HDL結構建模

7.2.6Verilog HDL層次化設計

7.3Verilog HDL其他基本語句

7.3.1選擇語句

7.3.2循環語句

7.3.3任務和函數語句

7.4常見組合邏輯電路的Verilog HDL設計

7.4.1編碼器、譯碼器、選擇器

7.4.2數值比較器

7.5常見時序邏輯電路的Verilog HDL設計

7.5.1觸發器

7.5.2鎖存器和寄存器

7.5.3計數器

7.6有限狀態機的Verilog HDL設計

7.6.1有限狀態機

7.6.2狀態機的設計

第8章FPGA設計基礎

8.1EDA技術概述

8.1.1EDA技術的發展歷程

8.1.2EDA技術的主要內容

8.1.3EDA技術的發展趨勢

8.2FPGA設計方法與設計流程

8.2.1基於FPGA的層次化設計方法

8.2.2基於FPGA技術的數字邏輯系統設計流程

8.3FPGA設計工具——Quartus Ⅱ13.1

8.3.1Quartus Ⅱ13.1的安裝

8.3.2Quartus Ⅱ13.1設計流程

8.4Quartus Ⅱ13.1設計入門

8.4.1啟動Quartus Ⅱ13.1

8.4.2設計輸入

8.4.3編譯綜合

8.4.4仿真測試

8.4.5硬件測試

第9章數字邏輯實驗指南

9.1基於原理圖輸入設計4位加法器

9.1.1設計提示

9.1.2Quartus Ⅱ設計流程

9.2基於Verilog HDL文本輸入設計7段數碼顯示譯碼器

9.2.1設計提示

9.2.2Quartus Ⅱ設計流程

9.3基於混合輸入方式的Quartus Ⅱ設計

9.3.1設計要求

9.3.2設計提示

9.3.3Quartus Ⅱ設計流程

9.4基於宏功能模塊LPM_ROM的4位乘法器設計

9.4.1設計提示

9.4.2Quartus Ⅱ設計流程

9.5數字邏輯基礎型實驗

實驗18位加法器的FPGA設計

實驗2譯碼器的FPGA設計

實驗3計數器的FPGA設計

實驗4100分頻十進制同步加法計數器FPGA設計

實驗5偽隨機信號發生器FPGA設計

實驗6應用Verilog HDL完成簡單組合電路FPGA設計

實驗7應用Verilog HDL完成簡單時序電路FPGA設計

實驗8基於Verilog HDL語言的4位多功能加法計數器FPGA設計

實驗9移位運算器FPGA設計

實驗10循環冗余校驗(CRC)模塊FPGA設計

9.6設計與實踐

第10章數字系統的FPGA設計實踐

10.1數字系統概述

10.2數字鐘的FPGA設計

10.2.1設計要求

10.2.2功能描述

10.2.3數字鐘的層次化設計方案

10.2.4數字鐘的頂層設計和仿真

10.2.5硬件測試

10.3樂曲演奏電路FPGA設計

10.3.1設計要求

10.3.2原理描述

10.3.3樂曲硬件演奏電路的層次化設計方案

10.3.4樂曲硬件演奏電路頂層電路的設計和仿真

10.3.5硬件測試

10.4數字系統FPGA設計課題選編

課題1多功能運算器FPGA設計

課題2時序發生器FPGA設計

課題3設計一個具有3種信號燈的交通燈控制系統

課題4設計一個基於FPGA芯片的彈道計時器

課題5設計一個基於FPGA芯片的汽車尾燈控制器

課題6數字密碼鎖FPGA設計

課題7電梯控制器FPGA設計

課題8自動售飲料控制器FPGA設計

課題9出租車自動計費器FPGA設計

課題10基於FPGA信號發生器設計

參考文獻