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本書系統講解Verilog HDL的語言規則、語法體系，以Verilog-2001和Verilog-2005兩個語言標準為依據，知識點全面、準確。本書主要內容包括Verilog HDL入門、數據類型、表達式、門級和開關級建模、數據流建模、行為級建模、層次結構、任務與函數、Test Bench測試與時序檢查、Verilog設計進階、Verilog有限狀態機設計、Verilog HDL驅動I/O外設、Verilog信號處理實例等。
本書可作為電工電子相關專業本科生和研究生的教學用書，也可供從事電路設計和系統開發的工程技術人員參考。
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