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ASIC設計理論與實踐：RTL 驗證、綜合與版圖設計（簡體書）
商品資訊
系列名：高等學校信息技術類新方向新動能新形態系列規劃教材
ISBN13：9787115507679
出版社：人民郵電出版社
作者：劉雯
出版日：2024/08/01
裝訂／頁數：平裝／158頁
規格：26cm*19cm (高/寬)
版次：一版
商品簡介
作者簡介
目次
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商品簡介
本書主要介紹了數字集成電路的設計理論與實踐方法，通過一個完整的CPU電路RTL級驗證、綜合及版圖設計，讓讀者系統、全面地瞭解ASIC設計流程。本書主要內容包括：ASIC設計方法概述、設計流程及各階段用到的設計仿真工具；Verilog HDL基礎語法及測試程序建模方法概述；ASIC設計實驗環境搭建；CPU基本原理、相關指令系統及對應的功能實現；RTL級設計及仿真、電路綜合以及版圖設計等各層次概念及物理意義等。
本書內容翔實，圖文並茂，由淺入深地介紹了數字集成電路的設計方法與流程，以ASIC理論、CPU基本理論為支撐，結合Verilog HDL語法基礎，用“實驗+驗證”的實例方式講解ASIC設計各階段流程，使讀者能快速上手，並且為以後的ASIC設計打下堅實的基礎。本書設計實例基於Synopsys公司的相關EDA工具。
本書可作為高等院校電子科學與技術、電子信息科學與技術、計算機科學與技術、通信工程等專業的本科生或研究生教材，也可作為相關專業教師或設計工程師的學習參考資料。
本書內容翔實，圖文並茂，由淺入深地介紹了數字集成電路的設計方法與流程，以ASIC理論、CPU基本理論為支撐，結合Verilog HDL語法基礎，用“實驗+驗證”的實例方式講解ASIC設計各階段流程，使讀者能快速上手，並且為以後的ASIC設計打下堅實的基礎。本書設計實例基於Synopsys公司的相關EDA工具。
本書可作為高等院校電子科學與技術、電子信息科學與技術、計算機科學與技術、通信工程等專業的本科生或研究生教材，也可作為相關專業教師或設計工程師的學習參考資料。
作者簡介
劉雯，任教于北京郵電大學電子工程學院，主要研究方向為室內外高精度定位技術及位置服務。主持國家重點研發計劃課題和國家國家自然科學基金面上項目各1項，主持完成國家863課題1項；獲得國家科技發明二等獎和國家科技進步二等獎各1項，教育部、中國電子學會、中國通信學會等省部級獎勵7項指導學生參加全國研究生電子設計大賽賽獲得初賽一等獎；在國際期刊及相關專業國際會議發表學術論文30餘篇。
目次
第 1章 ASIC概述1
1.1 ASIC概念 2
1.2 ASIC設計方法 3
1.3 ASIC設計流程 4
1.3.1 設計需求分析 4
1.3.2 模塊設計及驗證 5
1.3.3 邏輯綜合及驗證 6
1.3.4 版圖設計 6
1.3.5 參數提取與靜態時序分析 6
1.3.6 物理驗證 7
1.4 集成電路設計工具 7
1.4.1 EDA公司簡介 7
1.4.2 設計流程各階段所用工具 8
1.5 全書架構 10
第 2章 Verilog HDL基礎及實驗環境 11
2.1 Verilog HDL硬件描述語言 11
2.1.1 Verilog HDL語法基礎 12
2.1.2 Verilog HDL模塊設計 24
2.1.3 Verilog HDL測試程序建模方法 33
2.1.4 Verilog HDL的編寫技巧 38
2.2 ASIC設計工具運行環境 40
2.2.1 Linux組成結構 40
2.2.2 環境變量設置 43
2.2.3 Linux相關命令 45
第3章 中央處理器 48
3.1 CPU概述 48
3.2 CPU的指令系統 49
3.2.1 指令的基本格式 49
3.2.2 指令分類 50
3.2.3 尋址方式 52
3.2.4 指令周期 54
3.3 CPU的功能實現 55
3.3.1 存儲器 55
3.3.2 程序計數器 55
3.3.3 指令寄存器 56
3.3.4 地址多路選擇器 56
3.3.5 算術邏輯單元 57
3.3.6 累加器 57
3.3.7 狀態控制器 58
3.3.8 CPU 59
第4章 RISC_CPU RTL級設計及仿真 60
4.1 RISC_CPU設計流程 60
4.2 RTL編譯與仿真工具使用 60
4.3 RTL級設計與仿真 62
4.3.1 選擇器設計 62
4.3.2 程序計數器設計 64
4.3.3 指令寄存器設計 66
4.3.4 算術邏輯單元設計 69
4.3.5 存儲器設計 72
4.3.6 設計時序邏輯時採用阻塞賦值與非阻塞賦值的區別 75
4.3.7 狀態控制器設計 77
4.3.8 CPU集成設計及驗證 81
第5章 電路綜合 86
5.1 邏輯綜合 86
5.1.1 邏輯綜合定義 86
5.1.2 數字同步電路模型 86
5.1.3 時序驅動電路設計 89
5.1.4 綜合的三個階段和綜合的層次 90
5.2 基於Design Compiler的邏輯綜合流程 92
5.2.1 邏輯綜合流程 92
5.2.2 設置庫文件 92
5.2.3 讀入設計文件 94
5.2.4 施加設計約束 94
5.2.5 定義環境屬性 97
5.2.6 綜合及結果輸出 98
5.2.7 結果分析 99
5.2.8 綜合後仿真 101
5.3 綜合實驗 102
5.3.1 建立工作目錄 102
5.3.2 設置工作環境 103
5.3.3 添加PAD 104
5.3.4 編寫綜合腳本 105
5.3.5 綜合的執行 106
5.3.6 綜合結果分析 106
5.3.7 門級電路仿真 109
第6章 版圖設計 110
6.1 版圖設計定義及內容 110
6.1.1 版圖設計定義 110
6.1.2 版圖設計的輸入輸出 110
6.1.3 版圖設計用到的庫文件 111
6.2 基於IC Compiler的版圖設計流程 113
6.2.1 ICC的啟動和關閉 114
6.2.2 數據準備 115
6.2.3 布圖規劃 115
6.2.4 佈局 118
6.2.5 時鐘樹綜合 118
6.2.6 佈線 119
6.2.7 參數提取和後仿真 120
6.2.8 物理驗證 121
6.3 版圖設計實驗 121
6.3.1 實驗內容和目的 121
6.3.2 實驗指導 121
附錄一 Verilog語言要素 135
附錄二 各階段常用命令使用說明 148
附錄三 Linux常用命令及說明 153
參考文獻 157
1.1 ASIC概念 2
1.2 ASIC設計方法 3
1.3 ASIC設計流程 4
1.3.1 設計需求分析 4
1.3.2 模塊設計及驗證 5
1.3.3 邏輯綜合及驗證 6
1.3.4 版圖設計 6
1.3.5 參數提取與靜態時序分析 6
1.3.6 物理驗證 7
1.4 集成電路設計工具 7
1.4.1 EDA公司簡介 7
1.4.2 設計流程各階段所用工具 8
1.5 全書架構 10
第 2章 Verilog HDL基礎及實驗環境 11
2.1 Verilog HDL硬件描述語言 11
2.1.1 Verilog HDL語法基礎 12
2.1.2 Verilog HDL模塊設計 24
2.1.3 Verilog HDL測試程序建模方法 33
2.1.4 Verilog HDL的編寫技巧 38
2.2 ASIC設計工具運行環境 40
2.2.1 Linux組成結構 40
2.2.2 環境變量設置 43
2.2.3 Linux相關命令 45
第3章 中央處理器 48
3.1 CPU概述 48
3.2 CPU的指令系統 49
3.2.1 指令的基本格式 49
3.2.2 指令分類 50
3.2.3 尋址方式 52
3.2.4 指令周期 54
3.3 CPU的功能實現 55
3.3.1 存儲器 55
3.3.2 程序計數器 55
3.3.3 指令寄存器 56
3.3.4 地址多路選擇器 56
3.3.5 算術邏輯單元 57
3.3.6 累加器 57
3.3.7 狀態控制器 58
3.3.8 CPU 59
第4章 RISC_CPU RTL級設計及仿真 60
4.1 RISC_CPU設計流程 60
4.2 RTL編譯與仿真工具使用 60
4.3 RTL級設計與仿真 62
4.3.1 選擇器設計 62
4.3.2 程序計數器設計 64
4.3.3 指令寄存器設計 66
4.3.4 算術邏輯單元設計 69
4.3.5 存儲器設計 72
4.3.6 設計時序邏輯時採用阻塞賦值與非阻塞賦值的區別 75
4.3.7 狀態控制器設計 77
4.3.8 CPU集成設計及驗證 81
第5章 電路綜合 86
5.1 邏輯綜合 86
5.1.1 邏輯綜合定義 86
5.1.2 數字同步電路模型 86
5.1.3 時序驅動電路設計 89
5.1.4 綜合的三個階段和綜合的層次 90
5.2 基於Design Compiler的邏輯綜合流程 92
5.2.1 邏輯綜合流程 92
5.2.2 設置庫文件 92
5.2.3 讀入設計文件 94
5.2.4 施加設計約束 94
5.2.5 定義環境屬性 97
5.2.6 綜合及結果輸出 98
5.2.7 結果分析 99
5.2.8 綜合後仿真 101
5.3 綜合實驗 102
5.3.1 建立工作目錄 102
5.3.2 設置工作環境 103
5.3.3 添加PAD 104
5.3.4 編寫綜合腳本 105
5.3.5 綜合的執行 106
5.3.6 綜合結果分析 106
5.3.7 門級電路仿真 109
第6章 版圖設計 110
6.1 版圖設計定義及內容 110
6.1.1 版圖設計定義 110
6.1.2 版圖設計的輸入輸出 110
6.1.3 版圖設計用到的庫文件 111
6.2 基於IC Compiler的版圖設計流程 113
6.2.1 ICC的啟動和關閉 114
6.2.2 數據準備 115
6.2.3 布圖規劃 115
6.2.4 佈局 118
6.2.5 時鐘樹綜合 118
6.2.6 佈線 119
6.2.7 參數提取和後仿真 120
6.2.8 物理驗證 121
6.3 版圖設計實驗 121
6.3.1 實驗內容和目的 121
6.3.2 實驗指導 121
附錄一 Verilog語言要素 135
附錄二 各階段常用命令使用說明 148
附錄三 Linux常用命令及說明 153
參考文獻 157
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