EDA原理及Verilog HDL實現：從晶體管、門電路到高雲FPGA的數字系統設計（簡體書）

《EDA原理及Verilog HDL實現——從晶體管、門電路到高云FPGA的數字系統設計》以廣東高云半導體科技股份有限公司（簡稱高云半導體）的GW1N系列FPGA器件和高云云源軟件為設計平臺，根據“EDA原理及應用”課程的教學要求及作者多年的教學經驗，將本科傳統的“數字電子技術（數字邏輯）”課程與“複雜數字系統設計”課程相融合，遵循循序漸進、由淺入深的原則，內容涵蓋晶體管，門電路，數字邏輯理論，組合邏輯和時序邏輯電路，可編程邏輯器件工藝和結構，高云云源軟件的下載、安裝和設計流程，Verilog HDL基礎內容及複雜數字系統設計。為了方便教師的教學和學生的自學，書中給出了大量的設計實例，並配套了教學資源。 《EDA原理及Verilog HDL實現——從晶體管、門電路到高云FPGA的數字系統設計》可作為本科生和研究生學習數字系統設計相關課程的教材，也可作為從事高云FPGA設計的工程技術人員的入門參考書。

●第1章 數字邏輯基礎（視頻講解：423分鐘，16集）
1.1 開關係統
1.1.1 0和1的概念
1.1.2 開關係統的優勢
1.1.3 晶體管作為開關
1.1.4 半導體物理器件
1.1.5 半導體邏輯電路
1.1.6 邏輯門與邏輯關係描述
1.1.7 邏輯電路符號描述
1.2 TTL和CMOS邏輯門傳輸特性分析
1.2.1 SPICE電路仿真工具
1.2.2 TTL邏輯門傳輸特性參數
1.2.3 TTL邏輯電平傳輸特性分析
1.2.4 TTL延遲傳輸特性分析
1.2.5 CMOS邏輯門傳輸特性參數
1.2.6 CMOS邏輯電平傳輸特性分析
1.2.7 CMOS延遲傳輸特性分析
1.3 邏輯代數理論
1.3.1 邏輯代數中的運算關係
1.3.2 邏輯函數表達式
1.4 邏輯表達式的化簡
1.4.1 使用運算律化簡邏輯表達式
1.4.2 使用卡諾圖化簡邏輯表達式
1.4.3 不接近指定邏輯功能的化簡
1.5 毛刺產生及消除
1.6 數字碼制表示和轉換
1.6.1 碼制和數字表示
1.6.2 二進制數轉換為八/十六進制數
1.6.3 十進制數轉換為二進制數
第2章 邏輯電路基礎（視頻講解：319分鐘，12集）
2.1 組合邏輯電路
2.1.1 編碼器
2.1.2 譯碼器
2.1.3 碼轉換器
2.1.4 數據選擇器
2.1.5 數據比較器
2.1.6 加法器
2.1.7 減法器
2.1.8 加法器/減法器
2.1.9 乘法器
2.2 時序邏輯電路
2.2.1 時序邏輯電路特點
2.2.2 基本SR鎖存器
2.2.3 同步SR鎖存器
2.2.4 D鎖存器
2.2.5 D觸發器
2.2.6 普通寄存器
2.2.7 移位寄存器
2.3 有限自動狀態機
2.3.1 有限自動狀態機原理
2.3.2 狀態圖表示及實現
2.3.3 三位計數器
2.4 存儲器的原理
2.4.1 靜態隨機訪問存儲器的原理
2.4.2 動態隨機訪問存儲器的原理
2.4.3 Flash存儲器的原理
第3章 可編程邏輯器件工藝和結構（視頻講解：139分鐘，7集）
3.1 可編程邏輯器件的發展歷史
3.2 可編程邏輯器件典型工藝
3.3 簡單可編程邏輯器件結構
3.3.1 PROM原理及結構
3.3.2 PAL原理及結構
3.3.3 PLA原理及結構
3.4 CPLD原理及結構
3.4.1 功能塊
3.4.2 宏單元
3.4.3 快速連接矩陣
3.4.4 輸入/輸出塊
3.5 FPGA原理及結構
3.5.1 FPGA的基本原理
3.5.2 高云FPGA的結構
3.5.3 可配置單元
3.5.4 塊靜態隨機訪問存儲器
3.5.5 時鐘資源
3.5.6 輸入/輸出塊
3.5.7 數字信號處理模塊
3.6 高云FPGA產品類型和功能
3.6.1 小蜜蜂家族FPGA產品
3.6.2 晨熙家族FPGA產品
3.6.3 Arora V家族FPGA產品
第4章 高云云源軟件的下載、安裝和設計流程（視頻講解：219分鐘，8集）
4.1 高云云源軟件的下載
4.2 高云云源軟件的安裝
4.3 高云云源軟件的授權
4.4 仿真庫的安裝
4.4.1 功能仿真庫的安裝
4.4.2 時序仿真庫的安裝
4.5 FPGA的設計流程
4.5.1 建立新的設計工程
4.5.2 創建新的設計文件
4.5.3 查看RTL網表
4.5.4 RTL的功能仿真
4.5.5 設計綜合
4.5.6 綜合後的功能仿真
4.5.7 添加約束文件
4.5.8 布局和布線
4.5.9 布局和布線後仿真
4.5.10 下載比特流
4.5.11 編程內部Flash存儲器
第5章 Verilog HDL基礎內容（視頻講解：672分鐘，29集）
5.1 Verilog HDL程序結構
5.1.1 模塊聲明
5.1.2 模塊端口定義
5.1.3 邏輯功能定義
5.1.4 設計實例一：Vetilog HDL結構框架的設計與實現
5.2 Verilog HDL要素
5.2.1 注釋
5.2.2 間隔符
5.2.3 標識符
5.2.4 關鍵字
5.2.5 系統任務和函數
5.2.6 編譯器命令
5.2.7 運算符
5.2.8 數字
5.2.9 字符串
5.2.10 屬性
5.2.11 設計實例二：有符號加法器的設計與驗證
5.3 Verilog HDL數據類型
5.3.1 值的集合
5.3.2 網絡和變量
5.3.3 向量
5.3.4 強度
5.3.5 隱含聲明
5.3.6 網絡類型
5.3.7 reg類型
5.3.8 整數、實數、時間和實時時間
5.3.9 數組
5.3.10 參數
5.3.11 Verilog HDL名字空間
5.3.12 設計實例三：可變寬度乘法器的設計和實現
5.4 Vetilog HDL表達式
5.4.1 操作符
5.4.2 操作數
5.4.3 延遲表達式
5.4.4 表達式的位寬
5.4.5 有符號表達式
5.4.6 分配和截斷
5.5 Verilog HDL分配
5.5.1 連續分配
5.5.2 過程分配
5.6 Verilog HDL門級描述
5.6.1 門聲明
5.6.2 邏輯門
5.6.3 輸出門
5.6.4 三態門
5.6.5 上拉和下拉源
5.7 Verilog HDL行為建模語句
……